上一年有报导称，台积SRAM单元在台积电3nm制程节点上，工艺管与5nm制程节点根本没有别离。有严这一音讯也印证了曩昔的重改传言，即台积电（TSMC）在3nm制程节点遇到SRAM单元减缩放缓的晶体进步问题，选用N3B和N5工艺的密度SRAM位单元巨细别离为0.0199μm²和0.021μm²，仅缩小了约5%，台积而N3E工艺更糟糕，工艺管根本维持在0.021μm²，有严这意味着几乎没有减缩。重改

据报导，晶体进步跟着新一代2nm制程节点的密度到来，SRAM单元减缩问题好像看到了曙光。台积与3nm制程节点不同，工艺管台积电在2nm制程节点将引进GAA晶体管架构，有严有望明显下降功耗，进步功能和晶体管密度，带来质的改动。台积电将在本年12月的IEDM会议上宣布的一篇论文，提到了2nm制程节点将HD SRAM位单元尺寸缩小到约0.0175μm²。

这将是一个严重的打破，近年来SRAM单元的扩展现已变得适当困难，而经过N2工艺，台积电终究减缩了HD SRAM位单元尺寸，然后进步了SRAM密度。依照现在的状况来看，GAA晶体管架构好像是HD SRAM位单元尺寸缩小的首要推动力。

要知道现代的CPU、GPU和SoC规划都十分依赖于SRAM密度，需求大容量缓存来有效地提高处理大批量数据的才能。从内存拜访数据既耗费功能又耗电，因而足够的SRAM关于优化功能至关重要。展望未来，对高速缓存和SRAM的需求将持续增长，因而台积电在SRAM单元尺寸方面的成果显得十分重要。